一种采用pipeline-ΔΣ时间-数字转换器的全数字锁相环 |
All-digital PLL with a pipeline-ΔΣ time-to-digital converter |
|
DOI: |
中文关键词: ΔΣ时间-数字转换器;流水线型时间-数字转换器;噪声整形;全数字锁相环 |
英文关键词:ΔΣ time-to-digital converter (TDC); pipeline TDC; noise shaping; all-digital phase locked loop (ADPLL) |
基金项目:国家自然科学基金(61504061)、国家自然科学基金博士后基金(2017M611878)、南京邮电大学横向课题(2016外67)和南京邮电大学引进人才科研启动基金(NY214156)资助项目 |
作者 | 单位 | 王子轩 | 南京邮电大学 电子与光学工程学院,江苏南京210023 | 张聪 | 南京邮电大学 电子与光学工程学院,江苏南京210023 | 耿鑫 | 南京邮电大学 电子与光学工程学院,江苏南京210023 | 丁浩 | 南京邮电大学 电子与光学工程学院,江苏南京210023 | 徐浩 | 南京邮电大学 电子与光学工程学院,江苏南京210023 | 郭宇锋 | 南京邮电大学 电子与光学工程学院,江苏南京210023 | 王嵘 | 江苏力星通用钢球股份有限公司,江苏南通226500 |
|
摘要点击次数: 2435 |
全文下载次数: 743 |
中文摘要: |
提出了一种采用pipeline ΔΣ时间 数字转换器的全数字锁相环。提出的pipeline ΔΣ时间 数字转换器采用脉冲链结构的时间放大器实现了两级时间量化以及1.6 ps的高分辨率。其中,MASH 1 1 1 结构的ΔΣ调制器实现了三阶噪声整形的效果。该全数字锁相环电路采用0.13 μm CMOS工艺进行了流片,测试结果显示:芯片总功耗为12 mW,带内和带外相位噪声分别为-91 dBc/Hz@10 kHz和-128 dBc/Hz@1 MHz,RMS抖动和峰峰抖动值分别为2.9 ps和21.5 ps。 |
英文摘要: |
An all digital phase locked loop (ADPLL) with a pipeline ΔΣ time to digital converter (TDC) is presented.The proposed pipeline ΔΣ TDC is based on two stage time quantization with pulse train time amplifiers and achieves a high resolution up to 1.6 ps.The TDC uses a MASH 1 1 1 ΔΣ modulator to achieve third order noise shaping.The proposed ADPLL is implemented by a 0.13 μm CMOS technology.The measurement results are as follows:total power consumption is 12 mW; the in band and out band phase noises are -91 dBc/Hz@10 kHz and -128 dBc/Hz@1 MHz; the RMS jitter and the peak peak jitter are 2.9 ps and 21.5 ps. |
查看全文 查看/发表评论 下载PDF阅读器 |